正確にはVHDLだと、条件付信号代入文か。セレクタだな。 たまにしか使わないので、すぐに忘れる。 s_out <= s_in1 when s_state = '1' else s_in2; あと、一致は"="だったな。"=="の様に重ねない。 改めて自分はなんでもやってて、何にもできてないなぁ。 こ…